Verilog学习
Verilog是一种硬件描述语言，目前广泛应用于FPGA和ASIC开发中，也用于IC验证。本文记录一些关于Verilog的基础知识及易混淆概念，以备忘。
Wire和Reg的区别
Berkeley的CS150讲义讲得比较清楚：https://inst.eecs.berkeley.edu//~cs150/Documents/Nets.pdf
关于Reg，以下几点尤其需要注意：
- 对于一个例化的模块（即从模块外部看），可以将Reg类型数据连接至Input，但不能将输出数据连接至Reg
- 对于一个模块的声明（即从模块内部看），可以将Reg类型数据连接至Output，但不能将输入数据连接至Reg
此外，Reg既可以用于组合逻辑也可以用于时序逻辑，但Wire只能用于组合逻辑